Renesas?時鐘分配產品用于在使用或不使用鎖相環路 (PLL) 的情況下,在系統中調節、操縱并分配時鐘信號。 這些器件非常適合于大多數輸入信號質量良好的應用,其目標是緩沖、扇出、分配或多路復用輸入信號。 單輸出時鐘緩沖器還用于將時鐘從一個信號標準轉化成另一個標準(例如,將 LVCMOS 輸入轉化成 LVPECL 輸出)。

作為計時解決方案的行業領導者,Renesas?提供豐富的時鐘緩沖器、時鐘分配和多路復用器解決方案組合,可滿足幾乎任何應用的需求。 Renesas?擁有最廣泛的時鐘分配器件產品組合,可支持差分信號。 這些器件支持的最常見的 I/O 級信號包括 LVDS、LVPECL、HCSL、LVCMOS、CML、HSTL、SSTL 等。

Clock Distribution Overview (PDF | English, 日本語)

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選擇時鐘分配器件

時鐘分配器件可采用多種方法分類。 在某些情況下,設計人員可能希望獲得輸入時鐘,然后將其分配給多個目標,而無需修改時鐘頻率。 在其它情況下,設計人員可能需使用其它時鐘對其進行分頻或復用。 點擊此處查看所有此類器件

另外,在一些時鐘分配應用中可能需要零延遲緩沖器。 零延遲緩沖器是基于 PLL 的器件,可重新生成帶有扇出的輸入時鐘信號以驅動多個負載。 大多數器件的延遲可通過外部反饋路徑進行調節。 點擊此處查看所有此類器件

關于時鐘分配網絡
時鐘分配網絡(通常稱為時鐘樹)可將來自一個共同來源的時鐘信號分配至需要信號的所有電氣元件。 此功能對于同步系統的操作非常重要,為了實現時鐘信號及其分配中使用的電氣網絡的特征,必須對該功能給予足夠的重視。 對時鐘分配網絡進行適當設計可以確保關鍵計時要求得到滿足,從而實現可靠操作和最佳性能。

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Clock Distribution Overview 日本語 概覽 PDF 217 KB

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